工作职责：

1、内存控制器IP设计与开发：负责高性能、低功耗内存控制器（如DDR5, LPDDR5）的微架构定义、RTL设计、验证支持及性能优化；
2、技术规范与落地：深入理解JEDEC DDR5/LPDDR5协议标准，确保设计符合规范并实现最佳功耗、性能和面积（PPA）目标。对DDR6/LPDDR6前沿技术进行跟踪、评估和预研；
3、全流程技术负责：主导或全程参与从架构设计、RTL实现、验证、综合、时序分析到物理实现的完整前端设计流程，并对最终流片成功负责；
4、系统集成与验证支持：与SoC集成团队、验证团队、后端团队及软件团队紧密合作，解决内存子系统在集成、验证、时序收敛和系统调试中遇到的复杂技术问题；
5、硅后调试与性能分析：支持芯片测试和硅后调试，分析与内存相关的性能瓶颈和问题，并推动解决方案的制定与实施；
6、技术指导与分享：作为团队的技术骨干，指导初级工程师，分享专业知识，推动团队整体技术能力的提升。

任职资格：

必需条件：
1. 学历与经验：微电子、电子工程、计算机等相关专业硕士及以上学历，5年以上数字IC设计经验，其中至少3年专注于内存控制器（DDR4/DDR5/LPDDR4/LPDDR5等）设计；
2. 流片经验：必须拥有至少一次成功的、量产级别的内存控制器相关IP或芯片的流片经验，并熟悉完整的芯片开发流程；
3. 核心技术能力：
· 精通DDR5和/或LPDDR5协议、架构及其控制器设计关键点（如训练、校准、ECC、低功耗状态管理等）；
· 扎实的数字电路设计基础，熟练使用Verilog/VHDL进行RTL设计；
· 具备前端设计全流程能力，包括综合、时序分析、逻辑等效性检查等；
· 熟悉AXI总线协议，了解芯片系统架构；
4. 工具与语言：熟练使用主流EDA工具（如VCS, Verdi, Spyglass, PT等），掌握脚本语言（如Python/Perl/Tcl等）进行自动化设计。

优先考虑（加分项）：
1. 对JEDEC DDR6或LPDDR6规范有前瞻性了解或研究经验；
2. 有高性能、多通道内存子系统设计经验，或HBM2e/HBM3相关经验；
3. 具备PHY接口协同设计、信号完整性基础认知或硅后调试经验；
4. 在先进工艺节点（如7nm及以下）的流片经验；
5. 出色的分析问题、解决问题能力，良好的团队协作与沟通能力。